1. ELARTU — Інституційний репозитарій ТНТУ імені Івана Пулюя
  2. Вісник ТНТУ
  3. 2003
  4. Вісник ТДТУ, 2003, том 8, № 4
Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал: http://elartu.tntu.edu.ua/handle/lib/51899
Назва: Архітектура пристрою планування комутацією
Інші назви: Architecture of device for commutation planning
Автори: Дунець, Б.
Dunets, B.
Приналежність: Національний університет “Львівська політехніка”
Бібліографічний опис: Дунець Б. Архітектура пристрою планування комутацією / Б. Дунець // Вісник ТДТУ. — Т. : ТДТУ, 2003. — Том 8. — № 4. — С. 85–91. — (Приладобудування та інформаційно-вимірювальні технології).
Бібліографічне посилання: Дунець Б. Архітектура пристрою планування комутацією // Вісник ТДТУ, Тернопіль. 2003. Том 8. № 4. С. 85–91.
Bibliographic citation (APA): Dunets, B. (2003). Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University, 8(4), 85-91. TSTU. [in Ukrainian].
Bibliographic citation (CHICAGO): Dunets B. (2003) Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University (Tern.), vol. 8, no 4, pp. 85-91 [in Ukrainian].
Є частиною видання: Вісник Тернопільського державного технічного університету, 4 (8), 2003
Scientific Journal of the Ternopil State Technical University, 4 (8), 2003
Журнал/збірник: Вісник Тернопільського державного технічного університету
Випуск/№ : 4
Том: 8
Дата публікації: 9-гру-2003
Дата подання: 27-вер-2003
Дата внесення: 4-бер-2026
Видавництво: ТДТУ
TSTU
Місце видання, проведення: Тернопіль
Ternopil
УДК: 004.713
Кількість сторінок: 7
Діапазон сторінок: 85-91
Початкова сторінка: 85
Кінцева сторінка: 91
Короткий огляд (реферат): В статті запропоновано архітектуру пристрою планування комутацією, в якій реалізовано швидкий паралельний метод планування комутацією. Ця архітектура дозволяє побудувати комутатори пакетів матричного типу з вхідною буферизацією, які при меншій часовій складності, ніж у відомих, забезпечують максимальну пропускну здатність та мінімальний середній час затримки комутації пакетів при опрацюванні пакетів на швидкості поступлення вхідних даних.
In the article the architecture of device for commutation planning, in which the rapid parallel planning method of commutation is realized, is proposed. This architecture allows to build the switchboards of packages of matrix type with the entrance spooling, which at less sentinel complication, than known switchboards have, provide a maximal carrying capacity and minimum mean time of delay of commutation of packages at working of packages on speed of entrance data.
URI (Уніфікований ідентифікатор ресурсу): http://elartu.tntu.edu.ua/handle/lib/51899
Власник авторського права: © Тернопільський державний технічний університет імені Івана Пулюя, 2003
Перелік літератури: 1. Кульги М. Технология корпоративных сетей: Энциклопедия. – СПб.: Издательство “Питер”, 2000. – 704с.
2. www.agere.com
3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers. – New York.: John Wiley and Sons, 2001. – 459p.
4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures // IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching // IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core // IEEE Micro Jan/Feb.- 1997.- P. 26-33.
7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches // IEEE Infocom 98, Vol 2, April 1998, San Francisco.- P. 792-799.
8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches // Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002. - P. 296-302
9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001. - P. 375-379.
10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching // Computer Systems Technical Report CSL-TR-97-738. November 1997.
11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling // IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001. - P.154-158.
12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches // Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
References: 1. Kulhi M. Tekhnolohiia korporativnykh setei: Entsiklopediia, SPb., Izdatelstvo "Piter", 2000, 704p.
2. www.agere.com
3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers, New York., John Wiley and Sons, 2001, 459p.
4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures, IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching, IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core, IEEE Micro Jan/Feb, 1997, P. 26-33.
7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches, IEEE Infocom 98, Vol 2, April 1998, San Francisco, P. 792-799.
8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches, Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002, P. 296-302
9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001, P. 375-379.
10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching, Computer Systems Technical Report CSL-TR-97-738. November 1997.
11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling, IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001, P.154-158.
12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches, Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
Тип вмісту: Article
Розташовується у зібраннях:Вісник ТДТУ, 2003, том 8, № 4

Файли цього матеріалу:
Файл Опис РозмірФормат 
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91.pdf616,87 kBAdobe PDFПереглянути/відкрити
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91__COVER.png527,98 kBimage/pngПереглянути/відкрити
Показати повний опис матеріалу Перегляд статистики


Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.