1. ELARTU — Інституційний репозитарій ТНТУ імені Івана Пулюя
  2. Вісник ТНТУ
  3. 2003
  4. Вісник ТДТУ, 2003, том 8, № 4
กรุณาใช้ตัวระบุนี้เพื่ออ้างอิงหรือเชื่อมต่อรายการนี้: http://elartu.tntu.edu.ua/handle/lib/51899
ชื่อเรื่อง: Архітектура пристрою планування комутацією
ชื่อเรื่องอื่นๆ: Architecture of device for commutation planning
ผู้แต่ง: Дунець, Б.
Dunets, B.
Affiliation: Національний університет “Львівська політехніка”
Bibliographic description (Ukraine): Дунець Б. Архітектура пристрою планування комутацією / Б. Дунець // Вісник ТДТУ. — Т. : ТДТУ, 2003. — Том 8. — № 4. — С. 85–91. — (Приладобудування та інформаційно-вимірювальні технології).
Bibliographic reference (2015): Дунець Б. Архітектура пристрою планування комутацією // Вісник ТДТУ, Тернопіль. 2003. Том 8. № 4. С. 85–91.
Bibliographic citation (APA): Dunets, B. (2003). Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University, 8(4), 85-91. TSTU. [in Ukrainian].
Bibliographic citation (CHICAGO): Dunets B. (2003) Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University (Tern.), vol. 8, no 4, pp. 85-91 [in Ukrainian].
Is part of: Вісник Тернопільського державного технічного університету, 4 (8), 2003
Scientific Journal of the Ternopil State Technical University, 4 (8), 2003
Journal/Collection: Вісник Тернопільського державного технічного університету
Issue: 4
Volume: 8
วันที่เผยแพร่: 9-ธัน-2003
Submitted date: 27-กัน-2003
Date of entry: 4-มีน-2026
สำนักพิมพ์: ТДТУ
TSTU
Place of the edition/event: Тернопіль
Ternopil
UDC: 004.713
Number of pages: 7
Page range: 85-91
Start page: 85
End page: 91
บทคัดย่อ: В статті запропоновано архітектуру пристрою планування комутацією, в якій реалізовано швидкий паралельний метод планування комутацією. Ця архітектура дозволяє побудувати комутатори пакетів матричного типу з вхідною буферизацією, які при меншій часовій складності, ніж у відомих, забезпечують максимальну пропускну здатність та мінімальний середній час затримки комутації пакетів при опрацюванні пакетів на швидкості поступлення вхідних даних.
In the article the architecture of device for commutation planning, in which the rapid parallel planning method of commutation is realized, is proposed. This architecture allows to build the switchboards of packages of matrix type with the entrance spooling, which at less sentinel complication, than known switchboards have, provide a maximal carrying capacity and minimum mean time of delay of commutation of packages at working of packages on speed of entrance data.
URI: http://elartu.tntu.edu.ua/handle/lib/51899
Copyright owner: © Тернопільський державний технічний університет імені Івана Пулюя, 2003
References (Ukraine): 1. Кульги М. Технология корпоративных сетей: Энциклопедия. – СПб.: Издательство “Питер”, 2000. – 704с.
2. www.agere.com
3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers. – New York.: John Wiley and Sons, 2001. – 459p.
4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures // IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching // IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core // IEEE Micro Jan/Feb.- 1997.- P. 26-33.
7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches // IEEE Infocom 98, Vol 2, April 1998, San Francisco.- P. 792-799.
8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches // Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002. - P. 296-302
9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001. - P. 375-379.
10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching // Computer Systems Technical Report CSL-TR-97-738. November 1997.
11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling // IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001. - P.154-158.
12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches // Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
References (International): 1. Kulhi M. Tekhnolohiia korporativnykh setei: Entsiklopediia, SPb., Izdatelstvo "Piter", 2000, 704p.
2. www.agere.com
3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers, New York., John Wiley and Sons, 2001, 459p.
4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures, IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching, IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core, IEEE Micro Jan/Feb, 1997, P. 26-33.
7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches, IEEE Infocom 98, Vol 2, April 1998, San Francisco, P. 792-799.
8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches, Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002, P. 296-302
9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001, P. 375-379.
10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching, Computer Systems Technical Report CSL-TR-97-738. November 1997.
11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling, IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001, P.154-158.
12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches, Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
Content type: Article
ปรากฏในกลุ่มข้อมูล:Вісник ТДТУ, 2003, том 8, № 4

แฟ้มในรายการข้อมูลนี้:
แฟ้ม รายละเอียด ขนาดรูปแบบ 
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91.pdf616,87 kBAdobe PDFดู/เปิด
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91__COVER.png527,98 kBimage/pngดู/เปิด
แสดงระเบียนรายการแบบเต็ม


รายการทั้งหมดในระบบคิดีได้รับการคุ้มครองลิขสิทธิ์ มีการสงวนสิทธิ์เว้นแต่ที่ระบุไว้เป็นอื่น