1. ELARTU — Інституційний репозитарій ТНТУ імені Івана Пулюя
  2. Вісник ТНТУ
  3. 2003
  4. Вісник ТДТУ, 2003, том 8, № 4
Empreu aquest identificador per citar o enllaçar aquest ítem: http://elartu.tntu.edu.ua/handle/lib/51899
Registre complet de metadades
Camp DCValorLengua/Idioma
dc.contributor.authorДунець, Б.
dc.contributor.authorDunets, B.
dc.date.accessioned2026-03-04T16:46:50Z-
dc.date.available2026-03-04T16:46:50Z-
dc.date.created2003-12-09
dc.date.issued2003-12-09
dc.date.submitted2003-09-27
dc.identifier.citationДунець Б. Архітектура пристрою планування комутацією / Б. Дунець // Вісник ТДТУ. — Т. : ТДТУ, 2003. — Том 8. — № 4. — С. 85–91. — (Приладобудування та інформаційно-вимірювальні технології).
dc.identifier.urihttp://elartu.tntu.edu.ua/handle/lib/51899-
dc.description.abstractВ статті запропоновано архітектуру пристрою планування комутацією, в якій реалізовано швидкий паралельний метод планування комутацією. Ця архітектура дозволяє побудувати комутатори пакетів матричного типу з вхідною буферизацією, які при меншій часовій складності, ніж у відомих, забезпечують максимальну пропускну здатність та мінімальний середній час затримки комутації пакетів при опрацюванні пакетів на швидкості поступлення вхідних даних.
dc.description.abstractIn the article the architecture of device for commutation planning, in which the rapid parallel planning method of commutation is realized, is proposed. This architecture allows to build the switchboards of packages of matrix type with the entrance spooling, which at less sentinel complication, than known switchboards have, provide a maximal carrying capacity and minimum mean time of delay of commutation of packages at working of packages on speed of entrance data.
dc.format.extent85-91
dc.language.isouk
dc.publisherТДТУ
dc.publisherTSTU
dc.relation.ispartofВісник Тернопільського державного технічного університету, 4 (8), 2003
dc.relation.ispartofScientific Journal of the Ternopil State Technical University, 4 (8), 2003
dc.titleАрхітектура пристрою планування комутацією
dc.title.alternativeArchitecture of device for commutation planning
dc.typeArticle
dc.rights.holder© Тернопільський державний технічний університет імені Івана Пулюя, 2003
dc.coverage.placenameТернопіль
dc.coverage.placenameTernopil
dc.format.pages7
dc.subject.udc004.713
dc.relation.references1. Кульги М. Технология корпоративных сетей: Энциклопедия. – СПб.: Издательство “Питер”, 2000. – 704с.
dc.relation.references2. www.agere.com
dc.relation.references3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers. – New York.: John Wiley and Sons, 2001. – 459p.
dc.relation.references4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures // IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
dc.relation.references5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching // IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
dc.relation.references6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core // IEEE Micro Jan/Feb.- 1997.- P. 26-33.
dc.relation.references7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches // IEEE Infocom 98, Vol 2, April 1998, San Francisco.- P. 792-799.
dc.relation.references8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches // Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002. - P. 296-302
dc.relation.references9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001. - P. 375-379.
dc.relation.references10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching // Computer Systems Technical Report CSL-TR-97-738. November 1997.
dc.relation.references11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling // IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001. - P.154-158.
dc.relation.references12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches // Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
dc.relation.referencesen1. Kulhi M. Tekhnolohiia korporativnykh setei: Entsiklopediia, SPb., Izdatelstvo "Piter", 2000, 704p.
dc.relation.referencesen2. www.agere.com
dc.relation.referencesen3. Chao H. J., Lam Ch. H., Oki E. Broadband Packet Switching Technologies: A Practical Guide to ATM Switches and IP Routers, New York., John Wiley and Sons, 2001, 459p.
dc.relation.referencesen4. Marsan M. A., Bianco A., Filippi E., Giaccone P., Leonardi E., Neri F. A Comparison of Input Queuing Cell Switch Architectures, IEEE BSSʼ99, 3rd International Workshop on Broadband Switching Systems, Kingston, Canada, June 1999.
dc.relation.referencesen5. Karol M.; Hluchyj M. Queueing in high-performance packet-switching, IEEE J. Selected Area Communications, Dec. 1988, vol.6, P.1587-1597.
dc.relation.referencesen6. McKeown N., Izzard M., Mekkittikul A., Ellersick B., Horowitz M. The Tiny Tera: A Packet Switch Core, IEEE Micro Jan/Feb, 1997, P. 26-33.
dc.relation.referencesen7. Mekkittikul A., McKeown N. A Practical Scheduling Algorithm to Achieve 100% Throughput in Input-Queued Switches, IEEE Infocom 98, Vol 2, April 1998, San Francisco, P. 792-799.
dc.relation.referencesen8. Iyer S., McKeown N. Maximum Size Matching and Input Queued Switches, Proceedings of the 40th Annual Allerton Conference on Communication, Control and Computing. Vol 1, San Francisco, March 2002, P. 296-302
dc.relation.referencesen9. Keslassy I., McKeown N. Analysis of Scheduling Algorithms That Provide 100% Throughput in Input-Queued Switches, Proceedings of the 39th Annual Allerton Conference on Communication, Control, and Computing. Monticello, Illinois, October 2001, P. 375-379.
dc.relation.referencesen10. Prabhakar B., McKeown N. On the Speedup Required for Combined Input and Output Queued Switching, Computer Systems Technical Report CSL-TR-97-738. November 1997.
dc.relation.referencesen11. Shah D., Giaccone P., Prabhakar B. An Efficient Randomized Algorithm for Input-Queued Switch Scheduling, IEEE Hot Interconnects 9, Stanford, CA, USA, August 2001, P.154-158.
dc.relation.referencesen12. W.M.Moh, Y.-F. Chung. Design and evaluation od cell scheduling algorithms for ATM switches, Networks: The Next Millenium, Proc. of IEEE Singapore Int. Conf. on Networks, World Scientific, 1997 - P. 355-369.
dc.contributor.affiliationНаціональний університет “Львівська політехніка”
dc.citation.journalTitleВісник Тернопільського державного технічного університету
dc.citation.volume8
dc.citation.issue4
dc.citation.spage85
dc.citation.epage91
dc.identifier.citation2015Дунець Б. Архітектура пристрою планування комутацією // Вісник ТДТУ, Тернопіль. 2003. Том 8. № 4. С. 85–91.
dc.identifier.citationenAPADunets, B. (2003). Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University, 8(4), 85-91. TSTU. [in Ukrainian].
dc.identifier.citationenCHICAGODunets B. (2003) Arkhitektura prystroiu planuvannia komutatsiieiu [Architecture of device for commutation planning]. Scientific Journal of the Ternopil State Technical University (Tern.), vol. 8, no 4, pp. 85-91 [in Ukrainian].
Apareix a les col·leccions:Вісник ТДТУ, 2003, том 8, № 4

Arxius per aquest ítem:
Arxiu Descripció MidaFormat 
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91.pdf616,87 kBAdobe PDFVeure/Obrir
TSTUSJ_2003v8n4_Dunets_B-Architecture_of_device_for_85-91__COVER.png527,98 kBimage/pngVeure/Obrir
Mostrar el registre simplificat de l'ítem


Els ítems de DSpace es troben protegits per copyright, amb tots els drets reservats, sempre i quan no s’indiqui el contrari.